17 inventos, patentes y modelos de SEDLAK, HOLGER

  1. 1.-

    Bomba de calor dispuesta en vertical y método de fabricación de la bomba de calor dispuesta en vertical

    (11/2015)

    Bomba de calor, que comprende: un evaporador ; un licuefactor ; una región de gas que se extiende entre el evaporador y el licuefactor y se forma para guiar el fluido de trabajo evaporado desde el evaporador al licuefactor , de manera que el fluido de trabajo evaporado se licue en el licuefactor, en la que la bomba de calor tiene una dirección de configuración para el funcionamiento, y en la que el licuefactor se dispone por encima del evaporador con respecto a la dirección de configuración para el funcionamiento; caracterizada por: un alojamiento cilíndrico, en el que se alojan el evaporador , el licuefactor , dos etapas de compresor y la...

  2. 2.-

    Bomba de calor, pequeña central eléctrica y procedimiento para el bombeo de calor

    (04/2012)

    Bomba de calor con las siguientes características: una primera sección para la evaporación de un líquido de trabajo con una primera presión, para la compresión del líquido de trabajo evaporado a una segunda presión mayor, y para el licuado del líquido de trabajocomprimido en un licuador ; y una segunda sección para la compresión del líquido de trabajo líquido a una tercera presión, que es mayorque la segunda presión, para la evaporación del líquido de trabajo comprimido a la tercera presión, para larelajación del...

  3. 3.-

    EQUIPO PARA LA GENERACION SEGURA DE FIRMAS ELECTRONICAS.

    (03/2006)
    Ver ilustración. Solicitante/s: INFINEON TECHNOLOGIES AG. Clasificación: H04L9/32, G07F7/10.

    La invención se refiere a un sistema para generar firmas electrónicas con absoluta seguridad, comprende un sistema para la generación de datos , un sistema de visualización conectado al mismo, y un sistema para la lectura/escritura un medio de datos montado entre el sistema de generación de datos y el sistema de visualización o paralelo a éste último. El citado sistema de lectura/escritura del medio de datos comprende además un elemento de activación , de forma que estos datos, transmitidos por el sistema de generación de datos al sistema para la lectura/escritura del medio de datos para generar una firma electrónica por medio de un algoritmo almacenado en un medio de datos portátil, en particular, se puede generar y/o mostrar en formato codificado una tarjeta inteligente, y un código especificado por el usuario, constituyendo la firma electrónica, sólo si el elemento de activación ha sido activado por el usuario.

  4. 4.-

    PROCESADOR CRIPTOGRAFICO.

    (12/2004)

    Procesador criptográfico para la realización de operaciones para aplicaciones criptográficas, con las siguientes características: - con una pluralidad de coprocesadores,presentando cada coprocesador una unidad de control, una unidad aritmética y una pluralidad de registros,que están asignados en exclusiva a la unidad aritmética del coprocesador respectivo, y teniendo cada coprocesador una longitud de palabra, que está predeterminada a través de la anchura de los números de la unidad aritmética respectiva; - con una instalación de procesamiento central para la activación...

  5. 5.-

    EEPROM Y PROCEDIMIENTO PARA LA ACTIVACION DE LA MISMA.

    (10/2004)
    Ver ilustración. Solicitante/s: INFINEON TECHNOLOGIES AG. Clasificación: G11C16/04.

    EEPROM con una pluralidad de células de la memoria dispuestos en un campo de células de la memoria que pueden ser direccionadas por medio de líneas de palabra, de bit y de fuente (WL, BL, SL) para la descripción, escritura y borrado, estando divididas las células de la memoria, que pueden ser direccionadas a través de una línea de palabra (WL) individual, en una pluralidad de grupos, a cada uno de los cuales está asociada una línea de fuente (SL) común separada, caracterizada porque los grupos de células de la memoria de una hilera del campo de células de memoria tienen diferente tamaño.

  6. 6.-

    DISPOSICION DE MICROPROCESADORES CON CODIFICACION.

    (06/2004)

    Disposición de microprocesadores, que comprende: - una unidad central de procesamiento - otra unidad - una unidad de memoria , - un bus , a través del cual están conectadas entre sí la unidad central de procesamiento , la otra unidad y la memoria para el intercambio de datos, - una primera unidad de codificación respectiva asociada a las unidades , que está conectada entre el bus y la unidad asociada y comprende un medio para la preparación de una clave y un elemento de enlace lógico , que está conectado entre el bus y la unidad asociada...

  7. 7.-

    CONJUNTO DE CIRCUITOS CON VARIOS COMPONENTES DE CIRCUITO ELECTRONICOS

    (05/2003)

    LA INVENCION SE REFIERE A UN CONJUNTO DE CIRCUITOS CON VARIOS COMPONENTES DE CIRCUITO ELECTRONICOS , CUYO ESTADO OPERATIVO PUEDE CONMUTARSE, MEDIANTE UNA SEÑAL DE MANDO DEFINIDA, APLICADA AL CORRESPONDIENTE COMPONENTES DEL CIRCUITO , A UN ESTADO DE REINICIO Y BORRADO EN EL QUE EL CONTENIDO DE DATOS DEL COMPONENTE ADOPTA COMO VALOR EL CERO LOGICO. SE HA PREVISTO UN CIRCUITO DE CONTROL , ACTIVABLE PARA EL REINICIO SUCESIVO DE LOS CONTENIDOS DE DATOS DE LOS DIFERENTES COMPONENTES DEL CIRCUITO AL CERO LOGICO, CON UN NUMERO DE ETAPAS DE APERTURA , CONECTADAS SUCESIVAMENTE EN SERIE, CORRESPONDIENTE AL NUMERO DE COMPONENTES DE CIRCUITO . CADA COMPONENTE TIENE ASIGNADA UNA ETAPA...

  8. 8.-

    PROCEDIMIENTO PARA LA VERIFICACION DE LA AUTENTICIDAD DE UN SOPORTE DE DATOS.

    (04/2003)

    Procedimiento para la verificación de la autenticidad de un soporte de datos , especialmente de una tarjeta de chip, que presenta al menos una memoria , estando depositada una característica física (X) específica del soporte de datos en forma codificada (Ks,s [X]) en la memoria , y estando codificada la característica (X) con una primera clave secreta especial (Ks,s), estando memorizadas en el soporte de datos adicionalmente una segunda clave pública especial (Ks,p), que pertenece a la primera clave secreta especial (Ks,s) y la forma de la segunda clave (Kg,s [Ks,p]) codificada con una tercera clase secreta global (Kg,s), con las siguientes...

  9. 9.-

    EEPROM Y PROCEDIMIENTO PARA LA ACTIVACION DE LA MISMA.

    (03/2003)
    Ver ilustración. Solicitante/s: SIEMENS AG. Clasificación: G11C16/04.

    SE DESCRIBE UNA EEPROM CON MULTITUD DE POSICIONES DE MEMORIA DISPUESTAS EN UN CAMPO DE POSICIONES DE MEMORIA, QUE SE PUEDEN OPERAR PARA ESCRITURA, LECTURA Y BORRADO MEDIANTE HILOS DE PALABRA, BIT Y FUENTE (WL, BL, SL). LA EEPROM DESCRITA SE CARACTERIZA PORQUE LAS POSICIONES DE MEMORIA OPERABLES POR UN HILO DE PALABRA INDIVIDUAL (WL) SE DIVIDE EN NUMEROSOS GRUPOS, A CADA UNO DE LOS CUALES SE ASIGNA UN HILO DE FUENTE COMUN (SL). EL PROCEDIMIENTO PARA LA ACTIVACION DE LA EEPROM SE CARACTERIZA PORQUE SE REALIZA POR GRUPOS LA ESCRITURA, LECTURA O BORRADO DE LAS POSICIONES DE MEMORIA OPERABLES POR UN HILO DE PALABRA (WL) INDIVIDUAL.

  10. 10.-

    Soporte de datos

    (12/2002)
    Solicitante/s: INFINEON TECHNOLOGIES AG. Clasificación: G06K19/07.

    Soporte de datos, en particular tarjeta de chip, con al menos una antena de emisión/recepción (SP) así como con un circuito rectificador (GR) conectado aguas abajo de ésta para el acondicionamiento de una tensión de alimentación (VDD, VSS) para al menos una unidad de circuito (S1, Si), donde en paralelo con los bornes de la tensión de alimentación de la(s) unidad(es) de circuito (S1, Si) está conectado un circuito regulador de la tensión (RS), caracterizado porque el circuito regulador de la tensión (RS) presenta una salida, en la que se puede tomar una señal proporcional a la señal de regulación del circuito de regulación de la tensión (RS), y porque esta salida está conectada con la entrada de control de un generador de señales de pulso de reloj (TSG) controlable, que acondiciona una señal de pulso de reloj (CI) para al menos una unidad de circuito (S1, Si).

  11. 11.-

    CIRCUITO INTEGRADO DE SEMICONDUCTORES SINCRONIZADO Y PROCEDIMIENTO PARA SU FUNCIONAMIENTO.

    (11/2002)
    Solicitante/s: INFINEON TECHNOLOGIES AG. Clasificación: G06K19/073.

    Circuito integrado de semiconductores con un número de unidades de circuito (S1, S2, S3, HS) activadas por una señal de pulso de reloj (Clint), que pueden ser accionadas tanto en paralelo como también en serie, caracterizado porque una conexión, que acondiciona la señal de pulso de reloj (Clint) está conectada, respectivamente, a través de un medio de conmutación (MP1, MP2, MP3, MP4) controlable, con la entrada de pulso de reloj de las unidades de circuito (S1, S2, S3, HS) respectivas y porque las entradas de control de los medios de conmutación (MP1, MP2, MP3, MP4) están conectadas con una salida de un generador de señales aleatorias (ZSG), de manera que el funcionamiento de una unidad de circuito (S1, S2, S3, HS) se realiza en paralelo o en serie a una o varias de las otras unidades de circuito (S1, S2, S3, HS) de conformidad con la señal aleatoria.

  12. 12.-

    MEMORIA DE SEMICONDUCTORES CON CELULAS DE MEMORIA TRANSISTORA DUAL NO VOLATIL

    (11/2002)
    Solicitante/s: INFINEON TECHNOLOGIES AG. Clasificación: G11C16/04.

    La invención se refiere a una memoria de semiconductores, especialmente con células de memoria transistora dual no volátil, que comprende un transistor de selección de N canales y un transistor de memoria de N canales, en la cual también se provee un circuito de disparo con un transistor de transferencia, y que es también objeto de la invención. El transistor de transferencia en el semiconductor de la invención está realizado como un transistor de transferencia de P canales, en el cual una conexión por canal de transferencia está enlazada con un circuito de líneas que conduce a la célula de memoria. Esto permite que los voltajes requeridos para la programación se consigan con poco esfuerzo tecnológico.

  13. 13.-

    DISPOSITIVO Y SISTEMA DE PROCESAMIENTO ELECTRONICO DE DATOS.

    (06/2002)
    Ver ilustración. Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Clasificación: G06F12/14, G06F1/00.

    LA INVENCION SE REFIERE A UN DISPOSITIVO DE PROCESO ELECTRONICO DE DATOS, QUE COMPRENDE UNA UNIDAD DE PROCESO (CEPU), QUE ESTA CONECTADA AL MENOS A UNA MEMORIA (ROM, EEPROM) A TRAVES DE UN BUS. A LA UNIDAD DE PROCESO (CPU) SE LE ASIGNA UNA UNIDAD DE CODIFICACION (VE). EN LA MEMORIA, O EN UNA DE LAS MEMORIAS (ROM, EEPROM), SE ALMACENA AL MENOS UNA CLAVE SECRETA (CLAVE 1, CLAVE 2) Y EN LA MEMORIA O MEMORIAS (ROM, EEPROM) SE ALMACENAN AL MENOS TODOS LOS DATOS CORRESPONDIENTES A LA SEGURIDAD, EN FORMA CODIFICADA. UN COMPARADOR (V), PARA COMPARAR LA CLAVE SECRETA ALMACENADA (CLAVE 1, CLAVE 2) CON UNA PALABRA CLAVE (SW) QUE DEBE INTRODUCIR UN USUARIO, CONTROLA UNA UNIDAD DE CONMUTACION (SE; MUX), QUE CONTROLA LA UNIDAD DE CODIFICACION (VE), DE MANERA QUE LOS DATOS ALMACENADOS SOLO PUEDEN SER DECODIFICADOS SI LA COMPARACION ES POSITIVA.

  14. 14.-

    MEMORIA SOLO DE LECTURA PROGRAMABLE CON TIEMPO DE ACCESO MEJORADO.

    (11/2001)
    Ver ilustración. Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Clasificación: G11C16/04, G11C16/06.

    MEMORIA PROGRAMABLE DE SOLO LECTURA DEL TIPO EEPROM CUYAS CELULAS DE MEMORIA ESTAN FORMADAS POR UN TRANSISTOR DE MEMORIA (ST) QUE LLEVA UN ELECTRODO PUERTA AISLADO (FG) AL QUE VA CONECTADO EN SERIE UN TRANSISTOR SELECTOR (AT). LA CONEXION DRAIN DE CADA TRANSISTOR SELECTOR (AT) VA CONECTADO A UNA LINEA BINARIA (BL), Y EL TERMINAL PUERTA DE CADA TRANSISTOR SELECTOR (AT) ESTA CONECTADO A UNA LINEA DE PALABRA (WL). EN LA CONEXION DE LA PUERTA DE CONTROL (SG) DE LOS TRANSISTORES DE MEMORIA (ST) SE PUEDE APLICAR UNA TENSION DE LECTURA (U L' ), DEPENDIENDO EL VALOR DE LA TENSION DE LECTURA (U L' ) DE LA FRECUEN CIA F CL DEL CICLO DE LECTURA (TAKT1; TAKT2).

  15. 15.-

    MEMORIA SOLO DE LECTURA Y PROCEDIMIENTO PARA LA ACTIVACION DE LA MISMA.

    (06/2000)
    Ver ilustración. Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Clasificación: G11C16/04.

    LA INVENCION DESCRIBE UNA MEMORIA DE DATOS FIJOS CON MULTIPLES CELDAS DE ALMACENAMIENTO, CUYO CONTENIDO SE PUEDE LEER ENVIANDO LOS COMANDOS OPORTUNOS POR LINEAS DE PALABRAS, DE BITS Y DE FUENTE (WL, BL, SL). DICHA MEMORIA SE CARACTERIZA POR QUE LAS CELDAS DE ALMACENAMIENTO, QUE SE CONTROLAN CON UNA UNICA LINEA DE PALABRAS (WL), ESTAN DIVIDIDAS EN MULTIPLES GRUPOS, A CADA UNO DE LOS CUALES LE CORRESPONDE UNA LINEA DE FUENTE COMUN (SL). DE ACUERDO CON EL PROCEDIMIENTO QUE PROPONE LA INVENCION, LAS CELULAS DE ALMACENAMIENTO SE LEEN POR GRUPOS.

  16. 16.-

    TARJETA DE CHIP

    (01/2000)

    LA INVENCION ESTA RELACIONADA CON UNA TARJETA DE CHIP CON UN CUERPO DE TARJETA Y UN CHIP SEMICONDUCTOR ALOJADO DENTRO DEL CUERPO DE TARJETA EN EL QUE SE CONFIGURA DE FORMA INTEGRADA UNA CONEXION DE CONTROL Y UN DISPOSITIVO DE ALMACENAMIENTO SEMICONDUCTOR ACOPLADO ELECTRICAMENTE CUYA CONEXION DE CONTROL ESTA DOTADA DE UNA TENSION DE ALIMENTACION GENERADA POR UNA CONEXION DE ALIMENTACION DE TENSION Y DE IMPULSOS GENERADOS POR UNA CONEXION DE ALIMENTACION DE IMPULSOS DISPUESTA SEPARADA DE LA CONEXION DE CONTROL . A LA CONEXION DE CONTROL DEL CHIP SEMICONDUCTOR 3 ALOJADO DENTRO DEL...

  17. 17.-

    PROCESO Y DISPOSITIVO PARA LA DETERMINACION AUTOMATICA DE LA ALTA TENSION NECESARIA PARA LA PROGRAMACION/BORRADO DE UNA EEPROM

    (10/1999)
    Ver ilustración. Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Clasificación: G11C16/06, G11C29/00.

    MEDIANTE EL PROCESO DE ACUERDO CON LA INVENCION ES POSIBLE DETERMINAR, INDIVIDUALMENTE PARA CADA MEMORIA DE SEMICONDUCTOR DE VALOR FIJO, PROGRAMABLE Y BORRABLE ELECTRICAMENTE (SP), LA ALTA TENSION NECESARIA (VPP) PARA EL BORRADO Y LA PROGRAMACION, Y GRABARLA EN LA MISMA MEMORIA (SP), EN UNA ZONA A PREVISTA PARA ELLO. DESDE ALLI PUEDE LEERSE ESTA ALTA TENSION DETERMINADA, PARA CADA PROCESO DE BORRADO O PROGRAMACION ADICIONAL. A PARTIR DE UN PRIMER VALOR DE ALTA TENSION PARA PROGRAMACION O BORRADO DE LA MEMORIA Y UN PRIMER VALOR DE LA TENSION DE LECTURA, PARA COMPROBAR EL PROCESO DE PROGRAMACION O BORRADO, SE DETERMINA LA ALTA TENSION MAS ADECUADA MEDIANTE VARIACIONES SUCESIVAS DE LA ALTA TENSION O DE LA TENSION DE LECTURA.