11 inventos, patentes y modelos de KIM,JIN-KI

  1. 1.-

    Arquitectura central en serie de memoria no volátil

    (09/2014)

    Sistema de memoria que comprende: banco de memoria para suministrar datos de lectura de flujo de bits en serie en respuesta a una operación de lectura y para recibir datos de escritura de flujo de bits en serie en respuesta a una operación de escritura; y ruta de datos en serie para unir los datos de lectura del flujo de bits en serie y los datos de escritura del flujo de bits en serie entre el banco de memoria y una interfaz de entrada/salida ; donde la ruta de datos en serie incluye un mediador de datos para recibir datos de acceso en serie desde la interfaz de entrada/salida, donde los datos de acceso incluyen un comando y una dirección, donde el mediador de datos incluye convertidor de datos...

  2. 2.-

    Esquema de control de sistema de memoria Flash

    (07/2014)

    Método para programación en un sistema de memoria Flash que tiene una pluralidad de dispositivos de memoria Flash, comprendiendo el método: recibir un archivo de datos que tiene una pluralidad de páginas; si la totalidad de la pluralidad de páginas del archivo de datos puede caber en un único bloque de uno de entre la pluralidad de dispositivos de memoria Flash, programar la totalidad de la pluralidad de páginas del archivo de datos en el bloque único de uno de entre la pluralidad de dispositivos de memoria Flash; si no, si la totalidad de la pluralidad de páginas del archivo de datos puede caber en una pluralidad de bloques incluyendo un bloque...

  3. 3.-

    Arquitectura de núcleos en serie de memoria no volátil

    (05/2014)

    Tampón de página de banco de memoria que comprende matriz de memoria acoplada a bitlines (BL) y wordlines (WL), caracterizado: por primeras y segundas secciones del tampón de página (614, 616: 616, 618), porque la primera sección del tampón de página comprende un primer activador y un primer segmento del tampón de página acoplado a los primeros bitlines (CBL_S1_[1:n]; CBL_S2_[1:n]) y líneas de datos (L_DL[1:n]) y configurada para acceder a los primeros bitlines (CBL_S1_[1 :n], CBL_S2_[1:n]), porque la segunda sección del tampón de página...

  4. 4.-

    Memoria no volátil con operación multimodo dinámica

    (04/2014)

    Método para almacenar datos en un dispositivo de memoria flash , comprendiendo el método: a) recibir una instrucción de programación para programar los datos en el dispositivo de memoria flash ; y b) determinar que los datos se deben programar en un modo de almacenamiento de un solo bit por celda; caracterizado porque el método incluye además: c) como respuesta a dicha determinación, comprobar si se encuentran disponibles subdivisiones del dispositivo de memoria flash configuradas para almacenar...

  5. 5.-

    Sistema de memoria y método con modos en serie y en paralelo

    (02/2014)

    Un sistema de memoria, que comprende: por lo menos un banco de memoria ; y circuitos de interfaz configurados para comunicar con dicho por lo menos un banco de memoria ,teniendo los servicios de interfaz una serie de puertos de entrada y una serie de puertos de salida queson diferentes entre sí, estando configurada la serie de puertos de entrada para recibir señales desde circuitosexternos, estando configurada la serie de puertos de salida para entregar señales a los circuitos externos, siendo configurables los circuitos de interfaz para funcionar en una serie de modos, para...

  6. 6.-

    Esquema de distribución con umbral multinivel flash

    (01/2014)

    Un dispositivo de memoria que comprende: Un arreglo de memoria que tiene celdas de memoria dispuestas en filas y columnas caracterizadas porque: cada celda de memoria es borrable para tener un voltaje umbral de borrado negativo y es programable en unaoperación de programa que tiene al menos un voltaje umbral de programación negativo; un controlador de línea para controlar selectivamente una línea (WLn) conectada a un terminal de puerta de una celda de memoria con un voltaje de programación para cambiar el voltaje umbral de...

  7. 7.-

    Aparato y método de operación de programa de página para dispositivos de memoria con copia de seguridad espejo de datos

    (09/2013)

    Aparato para controlar múltiples dispositivos de memoria interconectadosen serie, cada uno de los dispositivos de memoria con un búfer de página y celdas dememoria , donde el aparato consta de: un procesador de datos configurado para ejecutar una operación de programa de página con una copiade seguridad espejo de datos: mediante la escritura de datos en el búfer de página de un dispositivo de memoria seleccionado de los múltiplesdispositivos de memoria y en el búfer de página de otro dispositivo de memoria de los múltiples dispositivos dememoria; instruyendo al dispositivo de memoria seleccionado para programar en sus celdas de memoria los datoscargados en su búfer de página; y si los datos no...

  8. 8.-

    Almacenamiento de datos y estructuras apilables

    (09/2013)

    Un sistema que comprende una pila incluyendo: un primer dispositivo de memoria ; un segundo dispositivo de memoria ; opcionalmente, dispositivos de memoria adicionales ; un controlador acoplado eléctricamente al primer dispositivo de memoria; donde - cada uno de dichos dispositivos de memoria comprende contactos de entrada en serie (D0-D7, CSI, DSI) y contactos de salida en serie (Q0-7, CSO, DSO), los contactos de salida en serie estando separados de los contactos de entrada en serie y todos los dispositivos de memoria 15 teniendo una misma configuración de la disposición de entrada/salida, - el segundo dispositivo de memoria en la pila se fija...

  9. 9.-

    Dispositivo en cascada de cadena de margarita

    (06/2013)

    Un dispositivo semiconductor (410a, ..., 410d) que comprende: memoria; circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK); circuitos de datos configurados para recibir datos de entrada (SI); recibir una primera señal de habilitación de entrada (IPE); recibir una primera señal de habilitación de salida (OPE); entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación deentrada, desde el dispositivo (410a, ..., 410d); recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal dehabilitación de entrada (IPE); caracterizado porque está configurado adicionalmente para entregar...

  10. 10.-

    Esquema de distribución de umbral de Flash multi-nivel

    (05/2013)

    Un dispositivo de memoria Flash NAND que comprende: una matriz de memoria que tiene bloques de celdas de memoria dispuestas como cadenas de celdas NANDdonde cada bloque incluye una fila de cadenas de celdas NAND, caracterizado porque: cada uno de los bloques de celdas de memoria es borrable mediante tunelización-FN para tener una tensiónumbral de borrado negativa y programable mediante tunelización-FN para tener una tensión umbral de programaciónnegativa o una tensión umbral de programación positiva;circuitería lógica de control de filas para seleccionar un bloque de la...

  11. 11.-

    Dispositivo de Cascada de Cadena Tipo Margarita

    (09/2012)

    Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menosprimeros y segundos dispositivos, caracterizado porque: el primer dispositivo incluye una primera entrada (SI) configurada para recibir datos de entrada, una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada,una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivellógico para una duración de tiempo, una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a laprimera señal que permite salida...