Descubrimiento de topología virtual para configuración de ordenador.

Un método informático implementado para descubrir información de topología que comprende información de anidado de procesadores (CPU) de una configuración de invitado en un sistema de ordenador dividido en particiones de manera lógica,

comprendiendo el método:

buscar (2001), mediante un procesador de la configuración de invitado una instrucción de STORE SYSTEM INFORMATION (ALMACENAR INFORMACIÓN DEL SISTEMA) para su ejecución, la instrucción de STORE SYSTEM INFORMATION definida por una arquitectura de ordenador;

ejecutar la instrucción de STORE SYSTEM INFORMATION, en donde dicha instrucción de STORE SYSTEM INFORMATION comprende un campo de código de operación y un campo de registro base, el campo de registro base para identificar una posición en la memoria de un bloque de información de sistema (SYSIB); la ejecución caracterizada porque comprende:

basándose en una solicitud de información de topología de la instrucción de STORE SYSTEM INFORMATION, obtener (2004) información de topología de la configuración de invitado, en donde la información de topología está configurada para incluir una longitud del SYSIB, e información de anidado, la información de anidado comprendiendo un agrupamiento jerárquico de las CPU en los recipientes de acuerdo con la proximidad, la información de anidado comprendiendo entradas de lista de topología (TLE) para cada nivel de anidado (NL), cada TLE comprendiendo un indicador de (NL) nivel de anidado, en donde se especifican las CPU mediante TLE de CPU que tienen NL = "0" y una jerarquía de estructuras de anidado que son especificados mediante TLE de recipientes que tienen NL >"0" y almacenar (2006) la información de topología en el SYSIB en la posición de la memoria.

Descubrimiento de topología virtual para configuración de ordenador.

CAMPO DEL INVENTO

El presente invento se refiere en general a la virtualización de sistemas con múltiples procesadores. En particular, el presente invento se refiere a habilitar programas para descubrir la topología de su entorno virtual.

ANTECEDENTES

Entre las funciones de control del sistema está la capacidad para dividir el sistema en varias particiones lógicas (LPAR) . Una LPAR es un subconjunto del hardware del procesador que está definido para soportar un sistema operativo. Una LPAR contiene recursos (procesadores, memoria y dispositivos de entrada/salida) y funciona como un sistema independiente. Pueden existir múltiples particiones lógicas dentro de un sistema de hardware de ordenador central.

En los sistemas informáticos de ordenador central de IBM incluido el S/390®, durante muchos años hubo un límite de 15 LPAR. Las máquinas más recientes tienen 30 (y potencialmente más) . Tales máquinas están ejemplificadas por las de la z/Architecture® (Arquitectura z) . La z/Architecture® de IBM está descrita en los Principios de Funcionamiento de la z/Architecture SA22-7832-05 publicados en Abril del 2007 por IBM.

Las limitaciones prácticas del tamaño de la memoria, la disponibilidad de I/O, y la potencia de tratamiento o procesado disponible limitan usualmente el número de LPAR a menos de estos máximos.

El hardware y el firmware (soporte lógico inalterable) que proporciona la división en particiones es conocido como PR/SM™ (Recursos del Procesador/Gestor del Sistema) . Son las funciones de PR/SM las que son usadas para crear y ejecutar las LPAR. La diferencia entre PR/SM (un equipo o dispositivo integrado) y las LPAR (el resultado de usar PR/SM) es a menudo ignorada y el término LPAR es usado colectivamente para el equipo y sus resultados.

Los administradores de sistemas asignan partes de memoria a cada LPAR y la memoria no puede ser compartida entre las LPAR. Los administradores pueden asignar procesadores (también conocidos como CP o CPU) para especificar las LPAR o pueden permitir que los controladores del sistema distribuyan alguno o la totalidad de los procesadores a todas las LPAR usando un algoritmo de equilibrado de carga interno. Los canales (CHPID) pueden ser asignados a LPAR específicas o pueden ser compartidos por múltiples LPAR, dependiendo de la naturaleza del dispositivo en cada canal.

Un sistema con un único procesador (procesador de CP) puede tener múltiples LPAR. Los PR/SM tienen un distribuidor interno que puede asignar una parte del procesador a cada LPAR, como un distribuidor de sistema operativo asigna una parte de su tiempo de procesador a cada proceso, desarrollo o tarea.

Las especificaciones de control de división en particiones están parcialmente contenidas en los IOCDS y están parcialmente contenidas en un perfil del sistema. Los IOCDS y el perfil residen ambos en el Elemento de Soporte (SE) que es simplemente un ordenador de bolsillo dentro del sistema. El SE puede estar conectado a una o más Consolas de Gestión de Hardware (HMC) , que son ordenadores personales de mesa usados para vigilar y controlar el hardware tales como los microprocesadores del ordenador central. Una HMC es más conveniente de usar que un SE y puede controlar varios ordenadores centrales diferentes.

Trabajando desde una HMC (o desde un SE, en circunstancias inusuales) , un operador prepara un ordenador central para su uso seleccionando y cargando un perfil y un IOCDS. Estos crean las LPAR y configuran los canales con números de dispositivo, asignaciones de LPAR, información de trayecto múltiple y así sucesivamente. Esto es conocido como un Reinicio de Encendido (POR) . Cargando un perfil y IOCDS diferentes, el operador puede cambiar completamente el número y naturaleza de las LPAR y la apariencia de la configuración I/O. Sin embargo, hacer esto interrumpe usualmente cualesquiera sistemas operativos y aplicaciones en ejecución y es por ello raras veces llevado a cabo sin una planificación previa.

Las particiones lógicas (LPAR) son, en la práctica, equivalentes a ordenadores centrales separados.

Cada LPAR ejecuta su propio sistema operativo. Este puede ser cualquier sistema operativo de ordenador central; no hay necesidad de ejecutar z/OS®, por ejemplo, en cada LPAR. Los planificadores de instalaciones pueden elegir compartir dispositivos de I/O a través de varias LPAR, pero esta es una decisión local.

El administrador de sistema puede asignar uno o más procesadores de sistema para el uso exclusivo de una LPAR. Alternativamente, el administrador puede permitir que todos los procesadores sean usados en alguna o en todas las LPAR. Aquí, las funciones de control del sistema (a menudo conocidas como microcódigo o firmware) proporcionan un distribuidor para compartir los procesadores entre las LPAR seleccionadas. El administrador puede especificar un número máximo de procesadores concurrentes que ejecutan en cada LPAR. El administrador puede también proporcionar ponderaciones para LPAR diferentes; por ejemplo, especificar que LPAR debería recibir dos veces como mucho el tiempo de procesador de lo que lo recibe LPAR2.

El sistema operativo en cada LPAR es IPLed separadamente, tiene su propia copia de su sistema operativo, tiene su propia consola de operador (si fuera necesario) y así sucesivamente. Si el sistema en una LPAR se destruye, no hay efecto en las otras LPAR.

En un sistema de ordenador central con tres LPAR, por ejemplo, podría tener una producción z/OS en LPAR1, una versión de prueba de z/OS en LPAR2, y Linux® para S/390 en LPAR3. Si este sistema total tiene 8 GB de memoria, podría tener asignado 4 GB a LPAR1, 1 GB a LPAR2, 1 GB a LPAR3, y tener 2 GB en reserva. Las consolas del sistema operativo para las dos LPAR de z/OS podrían estar en posiciones completamente diferentes.

Para la mayor parte de los propósitos prácticos no hay diferencia entre, por ejemplo, tres ordenadores centrales separados que ejecutan z/OS (y que comparten la mayor parte de su configuración de I/O) y tres LPAR en el mismo ordenador central haciendo la misma cosa. Con excepciones menores z/OS, los operadores, y las aplicaciones no pueden detectar la diferencia.

Las diferencias menores incluyen la capacidad de z/OS (si se permitía cuando las LPAR eran definidas) para obtener rendimiento e información de utilización a través del sistema de ordenador central completo y para desplazar dinámicamente recursos (procesadores y canales) entre las LPAR para mejorar el rendimiento.

Hoy día los ordenadores centrales de IBM® tienen un complejo de procesador central (CPC) , que puede contener varios tipos diferentes de procesadores de z/Architecture® que pueden ser usados con propósitos ligeramente diferentes.

Varios de estos propósitos están relacionados con el control de coste del software, mientras que otros son más fundamentales. La totalidad de los procesadores en el CPC comienza como unidades procesadoras equivalentes (PU) o máquinas que no han sido caracterizadas para su uso. Cada procesador es caracterizado por IBM durante la instalación o posteriormente. Las caracterizaciones potenciales son:

- Procesador (CP)

Este tipo de procesador está disponible para un sistema operativo normal y un software de aplicación,

- Procesador de Asistencia de Sistema (SAP)

Cada ordenador central moderno tiene al menos un SAP; los sistemas mayores pueden tener varios. Los SAP ejecutan un código interno para proporcionar el subsistema de I/O. Un SAP, por ejemplo, traslada números de dispositivo y direcciones reales de identificadores de trayecto de canal (CHPID) , direcciones de unidad de control, y números de dispositivo. Gestiona múltiples trayectos para controlar unidades y realiza la recuperación de errores para errores temporales. Los sistemas operativos y aplicaciones no pueden detectar los SAP, y los SAP no usan ninguna memoria "normal".

- Equipo integrado para Linux® (IFL)

Este es un procesador normal con una o dos instrucciones inhabilitadas que son usadas solamente por z/OS®. Linux no usa estas instrucciones y puede ser ejecutado por un IFL. Linux puede ser ejecutado por un CP también. La diferencia es que un IFL no es tenida en cuenta cuando se especifica el número de modelo del sistema. Esto puede suponer una diferencia sustancial en costes de software.

- zAAP

Este es un procesador con varias... [Seguir leyendo]

1. Un método informático implementado para descubrir información de topología que comprende información de anidado de procesadores (CPU) de una configuración de invitado en un sistema de ordenador dividido en particiones de manera lógica, comprendiendo el método:

buscar (2001) , mediante un procesador de la configuración de invitado una instrucción de STORE SYSTEM INFORMATION (ALMACENAR INFORMACIÓN DEL SISTEMA) para su ejecución, la instrucción de STORE SYSTEM INFORMATION definida por una arquitectura de ordenador;

ejecutar la instrucción de STORE SYSTEM INFORMATION, en donde dicha instrucción de STORE SYSTEM INFORMATION comprende un campo de código de operación y un campo de registro base, el campo de registro base para identificar una posición en la memoria de un bloque de información de sistema (SYSIB) ; la ejecución caracterizada porque comprende:

basándose en una solicitud de información de topología de la instrucción de STORE SYSTEM INFORMATION, obtener (2004) información de topología de la configuración de invitado, en donde la información de topología está configurada para incluir una longitud del SYSIB, e información de anidado, la información de anidado comprendiendo un agrupamiento jerárquico de las CPU en los recipientes de acuerdo con la proximidad, la información de anidado comprendiendo entradas de lista de topología (TLE) para cada nivel de anidado (NL) , cada TLE comprendiendo un indicador de (NL) nivel de anidado, en donde se especifican las CPU mediante TLE de CPU que tienen NL = "0" y una jerarquía de estructuras de anidado que son especificados mediante TLE de recipientes que tienen NL > "0" y almacenar (2006) la información de topología en el SYSIB en la posición de la memoria.

2. El método según la reivindicación 1, en el que la instrucción de STORE SYSTEM INFORMATION definida por la arquitectura del ordenador es buscada y ejecutada por una unidad de tratamiento central de una arquitectura de ordenador alternativa,

en el que el método comprende además interpretar la instrucción de STORE SYSTEM INFORMATION para identificar una rutina de software predeterminada para emular la operación de la instrucción de STORE SYSTEM INFORMATION; y en el que ejecutar la instrucción de STORE SYSTEM INFORMATION comprende ejecutar la rutina de software predeterminada para realizar operaciones del método para ejecutar la instrucción de STORE SYSTEM INFORMATION.

3. El método según la reivindicación 1, en el que la información de topología está configurada para incluir además un campo MNest que indica un número máximo de niveles de anidado disponible para la configuración de invitado, una pluralidad de indicadores de campo Mag y TLE, en donde cada indicador de campo Mag corresponde a un NL cada campo Mag indicando un número máximo de TLE en el NL correspondiente, en donde la pluralidad de campos Mag comprende un campo Mag1 que corresponde a un NL = "0", en donde Mag1 indica un número máximo de TLE de CPU, en donde las TLE comprenden una o más TLE de CPU, cada TLE de CPU integrada por un indicador NL = "0" y una máscara de CPU para indicar una o más CPU.

4. El método según la reivindicación 3, en el que la pluralidad de campos Mag comprende además un campo Mag 2 que corresponde a NL = "1", un campo Mag 3 que corresponde a NL = "2", un campo Mag 4 que corresponde a NL = "3", un campo Mag5 que corresponde a NL = "4", y un campo Mag6 que corresponde a NL = "5".

5. El método según la reivindicación 3, en el que las TLE comprenden además una o más TLE de recipiente, cada TLE de recipiente integrada por un indicador NL > "0" y un campo ID de recipiente.

6. El método según la reivindicación 3, en el que las TLE comprenden una o más primeras TLE de recipiente integradas por un indicador NL = "1", en donde la o más primeras TLE de recipiente en el SYSIB son seguidas secuencialmente por una o más TLE de CPU que representan CPU de un recipiente especificado por una o más primeras TLE de recipiente.

7. El método según la reivindicación 6, en el que las TLE comprenden una o más segundas TLE de recipiente integradas por un indicador NL = "2", en donde una o más segundas TLE de recipiente en el SYSIB son seguidas secuencialmente por la o más primeras TLE de recipiente.

8. El método según la reivindicación 3, en el que las TLE de CPU comprenden además un indicador de PP (polarización de procesador) para indicar la polarización horizontal y vertical, en donde la polarización horizontal indica que las CPU especificadas por la TLE de CPU tienen sustancialmente la misma cantidad de recursos, en donde la polarización vertical

indica que las CPU especificadas por la TLE de CPU tiene cualquiera de entre una autorización de recurso alta, una autorización de recurso media y una autorización de recurso baja en relación con otras CPU de la configuración de invitado.

9. Un sistema que comprende medios destinados a llevar a cabo todas las operaciones del método de acuerdo con cualquier reivindicación precedente del método.

10. Un programa de ordenador que comprende instrucciones para llevar a la práctica todas las operaciones del método de acuerdo con cualquier reivindicación precedente del método, cuando dicho programa de ordenador es ejecutado en un sistema de ordenador.