28 patentes, modelos y diseños de MOSAID TECHNOLOGIES INCORPORATED

  1. 1.-

    Esquema de control de sistema de memoria Flash

    (07/2014)

    Método para programación en un sistema de memoria Flash que tiene una pluralidad de dispositivos de memoria Flash, comprendiendo el método: recibir un archivo de datos que tiene una pluralidad de páginas; si la totalidad de la pluralidad de páginas del archivo de datos puede caber en un único bloque de uno de entre la pluralidad de dispositivos de memoria Flash, programar la totalidad de la pluralidad de páginas del archivo de datos en el bloque único de uno de entre la pluralidad de dispositivos de memoria Flash; si no, si la totalidad de la pluralidad de páginas del archivo de datos puede caber en una pluralidad de bloques incluyendo un bloque...

  2. 2.-

    Método para apilar circuitos integrados conectados en serie y dispositivo multichip fabricado a partir del mismo

    (06/2014)

    Dispositivo multichip que incluye un par apilado de chips de circuito integrado, comprendiendo el dispositivo: un chip superior que presenta: uno o más terminales para señales de entrada (A3 a A6) para su conexión con señales de entrada externas; uno o más terminales para señales de conexión común (A1, A2, B1, B2), estando dispuesto cada terminal para señales de conexión común simétricamente en torno a una línea central del chip superior con respecto a un terminal duplicado para señales de conexión común; uno o más terminales para señales de salida (B3 a B6) dispuestos simétricamente en torno a la línea central del chip superior con respecto a unos terminales respectivos para señales de entrada; un chip inferior ...

  3. 3.-

    Arquitectura de núcleos en serie de memoria no volátil

    (05/2014)

    Tampón de página de banco de memoria que comprende matriz de memoria acoplada a bitlines (BL) y wordlines (WL), caracterizado: por primeras y segundas secciones del tampón de página (614, 616: 616, 618), porque la primera sección del tampón de página comprende un primer activador y un primer segmento del tampón de página acoplado a los primeros bitlines (CBL_S1_[1:n]; CBL_S2_[1:n]) y líneas de datos (L_DL[1:n]) y configurada para acceder a los primeros bitlines (CBL_S1_[1 :n], CBL_S2_[1:n]), porque la segunda sección del tampón de página...

  4. 4.-

    Memoria no volátil con operación multimodo dinámica

    (04/2014)

    Método para almacenar datos en un dispositivo de memoria flash , comprendiendo el método: a) recibir una instrucción de programación para programar los datos en el dispositivo de memoria flash ; y b) determinar que los datos se deben programar en un modo de almacenamiento de un solo bit por celda; caracterizado porque el método incluye además: c) como respuesta a dicha determinación, comprobar si se encuentran disponibles subdivisiones del dispositivo de memoria flash configuradas para almacenar...

  5. 5.-

    Difusión general selectiva de datos en dispositivos conectados en serie

    (04/2014)

    Método para seleccionar un subconjunto de dispositivos de una pluralidad de dispositivos conectados en serie a un controlador de memorias con el fin de ejecutar una orden, que comprende: codificar números de identificación (ID) de cada uno del subconjunto de dispositivos para proporcionar información de código llevando a cabo operaciones matemáticas con el fin de combinar lógicamente los números de ID del subconjunto de dispositivos para generar una máscara; proporcionar un paquete de orden que incluye un código de operación y la información de código a cada uno de la pluralidad de dispositivos; decodificar la información de código recibida por cada uno de la pluralidad de dispositivos ejecutando, en cada dispositivo, una operación...

  6. 6.-

    Sistema de memoria y método con modos en serie y en paralelo

    (02/2014)

    Un sistema de memoria, que comprende: por lo menos un banco de memoria ; y circuitos de interfaz configurados para comunicar con dicho por lo menos un banco de memoria ,teniendo los servicios de interfaz una serie de puertos de entrada y una serie de puertos de salida queson diferentes entre sí, estando configurada la serie de puertos de entrada para recibir señales desde circuitosexternos, estando configurada la serie de puertos de salida para entregar señales a los circuitos externos, siendo configurables los circuitos de interfaz para funcionar en una serie de modos, para...

  7. 7.-

    Aparato y método de compensación de desfase de reloj

    (02/2014)

    Circuito de sincronización para resincronizar datos desde un reloj de entrada a un reloj de salida, estando caracterizado el circuito porque presenta: un primer circuito de retención transparente que recibe los datos y se activa mediante impulsos de reloj por medio del reloj de entrada; un segundo circuito de retención transparente que recibe datos desde el primer circuito de retención transparente y se activa mediante impulsos de reloj por medio de un reloj de salida retardado, siendo el reloj de salida retardado una versión retardada del reloj de salida; y un...

  8. 8.-

    Red de comunicación telefónica

    (01/2014)

    Una red para acoplar cada una de una primera secuencia de datos digitales y una segunda secuencia de datos digitales externos a un edificio con los respectivos de primeras y segundas unidades de datos (24a, 24b) en el edificio, dicha red que comprende: un primer cableado (5a) y un segundo cableado (5b), y caracterizado porque el primer cableado (5a) comprende dos conductores al menos en parte dentro de las paredes del edificio y al menos en parte externo al edificio, estando dicho primer cableado (5a) acoplado a distintos...

  9. 9.-

    Esquema de distribución con umbral multinivel flash

    (01/2014)

    Un dispositivo de memoria que comprende: Un arreglo de memoria que tiene celdas de memoria dispuestas en filas y columnas caracterizadas porque: cada celda de memoria es borrable para tener un voltaje umbral de borrado negativo y es programable en unaoperación de programa que tiene al menos un voltaje umbral de programación negativo; un controlador de línea para controlar selectivamente una línea (WLn) conectada a un terminal de puerta de una celda de memoria con un voltaje de programación para cambiar el voltaje umbral de...

  10. 10.-

    Disposición de circuito para acoplar un dispositivo de información y un dispositivo digital a un cable de red de área local

    (11/2013)

    Un dispositivo para una red de área local (LAN), la LAN incluyendo un cable LAN que tiene al menos cuatro paresde hilos (17a1, 17a4, 17a2, 17a3) para transportar una pluralidad de señales de datos, y el dispositivo quecomprende: un primer transformador (31b1) que tiene un devanado primario y un devanado secundario, estando el primertransformador (31b1) operativo para pasar una primera señal de datos; un segundo transformador (31b4) que tiene un devanado primario y un devanado secundario, teniendo eldevanado primario una segunda derivación central (37a2), estando el segundo transformador (31b4) operativo para pasar una segunda señal de datos; un tercer transformador (31b2) que tiene un...

  11. 11.-

    Circuito de terminación para terminación en troquel

    (11/2013)

    Un circuito de terminación para proporcionar terminación en troquel para un terminal de undispositivo semiconductor , en el que el terminal está conectado a una parte interna deldispositivo semiconductor , el circuito de terminación comprendiendo: - una pluralidad de transistores conectados entre el terminal y una fuente dealimentación , la pluralidad de transistores incluyendo al menos un transistor NMOS y al menos un transistor PMOS ; - circuitería de control (528A; 528B) para accionar una puerta de cada uno de los al menos un transistorNMOS con una correspondiente tensión de puerta NMOS (EN_506, EN_508) y para accionar unapuerta de cada uno de los al menos un transistor...

  12. 12.-

    Circuito integrado semiconductor que tiene bajo consumo de energía con actualización automática

    (10/2013)

    Una memoria dinámica de acceso aleatorio (DRAM) que tiene una operación de actualización automática,caracterizado por: un circuito predecodificador para proporcionar una dirección decodificada previamente en respuesta a unadirección de fila lógica en una operación normal, el circuito predecodificador se deshabilita en un modo deoperación de descanso; un circuito pre-decodificador de baja energía para proporcionar la dirección pre-codificada en respuesta a ladirección de fila lógica en la operación de actualización automática del modo de operación de descanso; yun decodificador de fila para recibir la dirección...

  13. 13.-

    Métodos y aparatos para la sincronización de señal de reloj en una configuración de dispositivos semiconductores conectados en serie

    (10/2013)

    Un aparato , que comprende: - un controlador del sistema ; y - una configuración de dispositivos semiconductores conectados en serie ; - estando adaptado el controlador del sistema para comunicar con dicha configuración, comprendiendo elcontrolador del sistema: - una salida configurada para proporcionar una primera señal de reloj a un primer dispositivo en laconfiguración; - una entrada configurada para recibir una segunda señal de reloj procedente de un último dispositivo en laconfiguración, correspondiendo la segunda señal de reloj a una versión de la primera señal de reloj que ha sidosometida a procesamiento mediante...

  14. 14.-

    Control de decodificación con detección de transición de dirección en función de borrado de página

    (09/2013)

    Una memoria no volátil que comprende bloques de memoria , cada bloque de memoriacomprende: celdas de memoria no volátil dispuestas en una pluralidad de páginas , cada página tiene unadirección de página (X, Y, Z), las direcciones de página de las páginas son únicas dentro de cada bloque, ladirección de página de cada página es la misma que la página correspondiente entre bloques: caracterizada por: un circuito de enganche respectivo para cada página que se puede operar para conectar una tensión deborrado a la página a la página que se va a borrar en respuesta a una dirección de página; y un generador de reinicio de selección...

  15. 15.-

    Aparato y método de operación de programa de página para dispositivos de memoria con copia de seguridad espejo de datos

    (09/2013)

    Aparato para controlar múltiples dispositivos de memoria interconectadosen serie, cada uno de los dispositivos de memoria con un búfer de página y celdas dememoria , donde el aparato consta de: un procesador de datos configurado para ejecutar una operación de programa de página con una copiade seguridad espejo de datos: mediante la escritura de datos en el búfer de página de un dispositivo de memoria seleccionado de los múltiplesdispositivos de memoria y en el búfer de página de otro dispositivo de memoria de los múltiples dispositivos dememoria; instruyendo al dispositivo de memoria seleccionado para programar en sus celdas de memoria los datoscargados en su búfer de página; y si los datos no...

  16. 16.-

    Almacenamiento de datos y estructuras apilables

    (09/2013)

    Un sistema que comprende una pila incluyendo: un primer dispositivo de memoria ; un segundo dispositivo de memoria ; opcionalmente, dispositivos de memoria adicionales ; un controlador acoplado eléctricamente al primer dispositivo de memoria; donde - cada uno de dichos dispositivos de memoria comprende contactos de entrada en serie (D0-D7, CSI, DSI) y contactos de salida en serie (Q0-7, CSO, DSO), los contactos de salida en serie estando separados de los contactos de entrada en serie y todos los dispositivos de memoria 15 teniendo una misma configuración de la disposición de entrada/salida, - el segundo dispositivo de memoria en la pila se fija...

  17. 17.-

    Contador de pulsos con recuperación por flanco de reloj

    (09/2013)

    Un aparato para contar pulsos de entrada durante un intervalo de tiempo específico, que comprende: circuitería de activación de entrada que realiza una activación de entrada y produce una señal desalida de recuperación por flanco de reloj en respuesta a una señal de reloj y una señal de activación deentrada, conteniendo la señal de reloj los pulsos de entrada que tienen flancos de direcciones primera y segunda,siendo la segunda dirección de los flancos una dirección opuesta a la primera dirección; y un contador que cuenta los pulsos contenidos en la señal de salida de recuperación por flanco de reloj, ycaracterizado por que la señal de salida de recuperación por flanco de reloj...

  18. 18.-

    Circuito integrado de semiconductor que tiene un consumo de potencia bajo con autorrefresco

    (08/2013)

    Un circuito de lógica dependiente de modo para su uso en una memoria de acceso aleatorio dinámica, que comprende: un primer circuito para producir una primera dirección en un modo de funcionamiento de lectura, de escritura o de refresco automático, estando el primer circuito deshabilitado en un modo de funcionamiento de suspensión; un segundo circuito lógicamente idéntico al primer circuito para producir una segunda dirección en el modo de funcionamiento de suspensión, consumiendo el segundo circuito menos potencia que el primer circuito;...

  19. 19.-

    Sistema de comunicación inalámbrico de múltiple entrada múltiple salida

    (07/2013)

    Un receptor para recibir datos en un sistema de comunicación inalámbrico de ultra banda ancha, UWB, de múltiple entrada múltiple salida, MIMO, que tiene múltiples sub-bandas (f1, f2) de frecuencia diferentes, comprendiendo el receptor - dos antenas (R1, R2) de recepción, para recibir señales; - medios de recepción para aplicar un procesamiento de desacoplamiento y de combinación a las señales recibidas para formar dos señales de salida desacopladas suministradas a una unidad de detección de procesamiento de banda base; - dichos medios de recepción para aplicar un procesamiento de desacoplamiento y de combinación...

  20. 20.-

    Dispositivo en cascada de cadena de margarita

    (06/2013)

    Un dispositivo semiconductor (410a, ..., 410d) que comprende: memoria; circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK); circuitos de datos configurados para recibir datos de entrada (SI); recibir una primera señal de habilitación de entrada (IPE); recibir una primera señal de habilitación de salida (OPE); entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación deentrada, desde el dispositivo (410a, ..., 410d); recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal dehabilitación de entrada (IPE); caracterizado porque está configurado adicionalmente para entregar...

  21. 21.-

    Esquema de distribución de umbral de Flash multi-nivel

    (05/2013)

    Un dispositivo de memoria Flash NAND que comprende: una matriz de memoria que tiene bloques de celdas de memoria dispuestas como cadenas de celdas NANDdonde cada bloque incluye una fila de cadenas de celdas NAND, caracterizado porque: cada uno de los bloques de celdas de memoria es borrable mediante tunelización-FN para tener una tensiónumbral de borrado negativa y programable mediante tunelización-FN para tener una tensión umbral de programaciónnegativa o una tensión umbral de programación positiva;circuitería lógica de control de filas para seleccionar un bloque de la...

  22. 22.-

    Método para fabricar estructuras tridimensionales complejas a escala submicrométrica mediante litografía combinada de dos capas resistentes

    (04/2013)

    Método litográfico para fabricar estructuras tridimensionales a escala micrométrica y a escala submicrométrica,que incluye las operaciones de: - proporcionar un sustrato (S), - depositar sobre el dicho sustrato (S) una capa (L1) de un primer material polimérico (R1) sensible a la exposición apartículas cargadas o a una radiación electromagnética, - depositar, sobre la capa (L1) del primer material (R1), una capa (L') de un segundo material polimérico (R2)sensible a la exposición a partículas cargadas o a una radiación electromagnética, de una manera diferente a laprimera, de modo que los procesos de exposición...

  23. 23.-

    Dispositivo de Cascada de Cadena Tipo Margarita

    (09/2012)

    Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menosprimeros y segundos dispositivos, caracterizado porque: el primer dispositivo incluye una primera entrada (SI) configurada para recibir datos de entrada, una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada,una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivellógico para una duración de tiempo, una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a laprimera señal que permite salida...

  24. 24.-

    Bucle cerrado de retardo analógico/digital

    (05/2012)

    Un bucle cerrado de retardo incluyendo: un circuito de retardo digital que permite que elementos de retardo digital proporcionen ajuste de fasebasto durante la inicializacion en el bucle cerrado de retardo ; un contador configurado para controlar el numero de los elementos de retardo digital habilitados; yun circuito de retardo analogico que proporciona, despues de la terminacion del ajuste de fase basto, un ajustede fase fino en el bucle cerrado de retardo , y donde el circuito de retardo analogico emplea una senal de control variable durante el ajuste de fase fino, caracterizado porque: el circuito de retardo analogico esta adaptado para recibir una senal de control fija mientras...

  25. 25.-

    Toma de teléfono con adaptador de telefonía por paquetes, y una red que utiliza la misma

    (05/2012)

    Una toma para una red de datos, estando adaptada la toma para montarse mecánicamente en una paredinterior de un edificio, comprendiendo: un conector de cableado, conectable a cableado para conectarse a la red de datos; un módem que permite la comunicación de datos a través del cableado; un conector de datos conectable a una unidad de equipo terminal de datos; un conector telefónico conectable a una unidad telefónica para acoplar una señal telefónica analógica ala unidad telefónica; un adaptador conectado a dicho conector telefónico y operativo para convertir telefonía por paquetesdel...

  26. 26.-

    Dispositivo de memoria dinámica de acceso aleatorio y método para auto-refrescar las celdas de memoria

    (04/2012)

    Un dispositivo de memoria dinámica de acceso aleatorio (abreviado DRAM) operado selectivamente en un modode auto-refresco y un modo de no auto-refresco, comprendiendo el dispositivo DRAM: un circuito de detección para proporcionar una señal de modo de auto-refresco en respuesta a laselección del modo de refresco; un circuito de oscilación para producir una señal de oscilación ; uncircuito de petición de auto-refresco para proporcionar una señal de petición de auto-refresco enrespuesta a la señal de modo de auto-refresco...

  27. 27.-

    Sistema de antena adaptable para diversidad y prevención de interferencias en una red de estaciones múltiples

    (03/2012)

    Un metodo de funcionamiento de una red de comunicaciones, que comprende una pluralidad de estaciones inalambricas, siendo cada estación capaz de transmitir y recibir datos, de manera que la red puede transmitir un mensaje que comprende una pluralidad de paquetes de datos desde una estación de origen hacia una estación de destino a traves de al menos una estación intermedia, donde al menos algunas estaciones tienen un sistema de antena controlable que es operativo para dirigir un cero de forma selectiva, incluyendo el metodo las etapas de: (a) seleccionar, en cada estación, uno o mas canales de prueba para la transmisión de senales de prueba a otras estaciones; (b) detectar, en estaciones que tienen un sistema...

  28. 28.-

    BUCLE CERRADO DE RETARDO ANALOGICO/NUMERICO

    (12/2010)

    Un bucle cerrado de retardo incluyendo: un circuito de retardo digital que permite que elementos de retardo realicen un ajuste de fase basto durante la inicialización en el bucle cerrado de retardo; un circuito de retardo analógico que proporciona, después de terminar el ajuste de fase basto durante la inicialización, un ajuste de fase fino en el bucle cerrado de retardo mientras el circuito de retardo digital se mantiene a un retardo fijo en respuesta a una señal de control; y circuitería que proporciona una señal de control fija al circuito de retardo analógico mientras que el circuito de retardo digital proporciona el ajuste...