6 patentes, modelos y diseños de CP8 TRANSAC

  1. 1.-

    PROCEDIMIENTO DE CARGA DE UNA ZONA DE MEMORIA PROTEGIDA DE UN DISPOSITIVO DE TRATAMIENTO DE LA INFORMACION Y DISPOSITIVO ASOCIADO.

    (04/2004)
    Inventor/es: UGON, MICHEL. Clasificación: G07F7/10, G06F1/00.

    LA INVENCION SE REFIERE A UNA PROCESO PARA CARGAR UNA ZONA DE MEMORIA PROTEGIDA DE UNA DISPOSITIVO DE TRATAMIENTO DE LA INFORMACION, Y AL DISPOSITIVO ASOCIADO. ESTA ZONA PROTEGIDA PERTENECE A UN MODULO DEL DISPOSITIVO DE TRATAMIENTO Y ES ACCESIBLE EN LECTURA Y ESCRITURA A MEDIOS DE TRATAMIENTO INTERNO DEL MODULO. SEGUN LA INVENCION SE EFECTUA UNA TRANSFERENCIA DE INFORMACION CONFIDENCIAL HACIA ESTA ZONA PROTEGIDA , A PARTIR DE UNA ZONA PROTEGIDA ANALOGA DE UN OBJETO PORTATIL DE ESTRUCTURA SIMILAR A LA DEL MODULO, SIENDO ESTE OBJETO RECIBIDO EN UN LECTOR DE OBJETO PORTATIL PREVISTO EN EL DISPOSITIVO. APLICACION EN LA CARGA DE DATOS Y/O PROGRAMAS CONFIDENCIALES EN TODO DISPOSITIVO DE TRATAMIENTO DE LA INFORMACION.

  2. 2.-

    TARJETA DE MEMORIA SEGURA CON CONTROL DE ACCESO DE SEGURIDAD CONTROLADO POR PROGRAMA.

    (07/2002)
    Inventor/es: HOLTEY, THOMAS, O. Clasificación: G06K19/073, G07F7/10.

    SE PRESENTA UNA TARJETA DE MEMORIA SEGURA QUE INCLUYE UN MICROPROCESADOR SOBRE UN CHIP SEMICONDUCTOR SIMPLE QUE SE INTERCONECTA A TRAVES DE UN BUS INTERNO A UN NUMERO DE CHIPS DE MEMORIA DIRECCIONABLES, NO VOLATILES (103A, 103B, ... 103N). EL MICROPROCESADOR INCLUYE UNA MEMORIA DIRECCIONABLE, NO VOLATIL PARA ALMACENAR UN NUMERO DE VALORES DE CLAVE. CADA MEMORIA DE CHIP ESTA ORGANIZADA EN UN NUMERO DE BLOQUES, CADA BLOQUE INCLUYE UN NUMERO DE FILAS DE UBICACIONES DE BYTE. CADA FILA INCLUYE UNA UBICACION DE BIT DE BLOQUEO, EL NUMERO TOTAL DE LOS MISMOS SUMINISTRA UN ALMACENAMIENTO PARA UN VALOR DE BLOQUEO. CADA CHIP DE MEMORIA (103A, 103B, ... 103N) ESTA CONSTRUIDO PARA INCLUIR CIRCUITOS DE LOGICA DE CONTROL DE SEGURIDAD DISPUESTOS PARA REALIZAR UNA VALIDACION PREDETERMINADA DE CLAVE COMPARANDO LOS VALORES DE CLAVE CONTRA LOS CONTENIDOS DE BIT DE LAS UBICACIONES DE BIT DE BLOQUEO DURANTE EL PROCEDIMIENTO DE AUTENTIFICACION CON EL COMPUTADOR CENTRAL.

  3. 3.-

    TARJETA DE APLICACION PROTEGIDA PARA COMPARTIR DATOS Y PROCEDIMIENTOS DE APLICACION EN UNA PLURALIDAD DE MICROPROCESADORES.

    (02/2002)

    SE PRESENTA UNA TARJETA DE MEMORIA SEGURA QUE PUEDE CONECTARSE OPERATIVAMENTE CON UN ORDENADOR CENTRAL POR MEDIO DE UNA INTERFACE ESTANDAR, Y QUE CONTIENE UN MICROPROCESADOR DE CONTROL DE ACCESO (ACP 10) SOBRE UN CHIP SEMICONDUCTOR SIMPLE QUE INTERCONECTA CON UN NUMERO DE CHIPS DE MEMORIA NO VOLATIL, DIRECCIONABLE (103, 103N) CADA UNO DE ELLOS ORGANIZADO EN UNA PLURALIDAD DE BLOQUES. EL MICROPROCESADOR INCLUYE UNA MEMORIA DIRECCIONABLE, NO VOLATIL PARA ALMACENAR INFORMACION QUE INCLUYE UN NUMERO DE VALORES DE CLAVE Y DE INFORMACION DE INSTRUCCIONES DE PROGRAMA Y UNA UNIDAD DE CONTROL DE SEGURIDAD PARA PROTEGER LOS CONTENIDOS DE DATOS DE LOS CHIPS DE MEMORIA...

  4. 4.-

    PROCEDIMIENTO PARA REVESTIMIENTO DE UN CIRCUITO INTEGRADO SOBRE UN SOPORTE, DISPOSITIVO PARA HACERLO Y EQUIPO ELECTRONICO OBTENIDO REALIZANDO EL PROCEDIMIENTO.

    (08/1998)
    Inventor/es: DUFOUR, MICHEL, CARPIER, ROLAND, LALLEMAND, YVES. Clasificación: H01L21/56.

    LA INVENCION SE REFIERE A UN PROCEDIMIENTO PARA REVESTIMIENTO DE UN CIRCUITO INTEGRADO SOBRE UN SOPORTE, UN DISPOSITIVO PARA LLEVAR A CABO ESTE PROCEDIMIENTO, Y UN EQUIPO ELECTRONICO OBTENIDO MEDIANTE LA EJECUCION DEL PROCEDIMIENTO. SEGUN LA INVENCION, SE DELIMITA SOBRE EL SOPORTE UN MARCO RODEANDO EL CIRCUITO INTEGRADO Y SUS HILOS DE CONTACTO (213, 214 Y 215) CON EL EXTERIOR, SE COLOCA EN ESTE MARCO, CUYA ALTURA (E) CORRESPONDE AL ESPESOR DESEADO DEL REVESTIMIENTO, UN VOLUMEN DE MATERIAL DE REVESTIMIENTO CORRESPONDIENTE AL VOLUMEN FINAL. EL MATERIAL DE REVESTIMIENTO SE ELIGE ENTRE LOS QUE TIENEN UNA FASE LIQUIDA ANTES DE POLIMERIZACION, Y SE COLOCA EL SOPORTE SOBRE EL PLANO HORIZONTAL, DE FORMA QUE EL MATERIAL DE REVESTIMIENTO OCUPE TODO EL VOLUMEN DEL MARCO EN EL MOMENTO DE SU PASO A LA FASE LIQUIDA, Y DESPUES SE PROCEDE A LA POLIMERIZACION ANTES DE RETIRAR EL MARCO.

  5. 5.-

    SISTEMA DE TELECARGA DE SEGURIDAD DE UN TERMINAL Y PROCEDIMIENTO DE APLICACION.

    (06/1998)
    Inventor/es: GOIRE, CHRISTIAN, SIGAUD, ALAIN, MOYAL, ERIC. Clasificación: G07F7/10, G06F1/00.

    EL PRESENTE INVENTO SE REFIERE A UN SISTEMA QUE CONSTA DE UN TERMINAL ENLAZADO POR UNA LINEA DE TRANSMISION A UNA UNIDAD CENTRAL, CONSTANDO EL TERMINAL DE UN AMEMORIA DIVIDIDA EN UNA MEMORIA PROGRAMA Y UNA MEMORIA DE TRABAJO DE TIPO RAM, CONSTANDO LA PROPIA MEMORIA PROGRAMA UNA MEMORIA VOLATIL, UNA MEMORIA SALVAGUARDADA DE TIPO EEPROM O RAM DE PILAS Y UN AMORIA RESIDENTE DE TIPO ROM O PROM. SE CARACTERIZA PORQUE CADA UNA DE LAS MEMORIAS QUE CONSTITUYEN LA MEMORIA PROGRAMA SE COMPARTE EN UNA ZONA NO CERTIFICADA, CONSTANDO EL TERMINAL DE UN PROGRAMA INTERPRETE ENTRE UN PROGRAMA ESCRITO EN UN LENGUAJE COMPACTO EVOLUCIONADO Y UNIVERSAL Y EL LENGUAJE ADECUADO AL MICROPROCESADOR DEL TERMINAL, PUDIENDO ACCEDER ESTE PROGRAMA INTERPRETE A CADA UNA DE LAS DIVISIONES DE LA MEMORIA Y UN PROGRAMA DE CONTROL DE LA TELECARGA QUE CONSTA DE AL MENOS UNA INSTRUCCION CHSB CUYA PALABRA DE CONTROL ESTA ALMACENADA EN UNO DE LOS REGISTROS Y EXPRIME LAS POSIBILIDADES DE TELECARGA DE LAS DIFERENTES ZONAS.

  6. 6.-

    DISPOSITIVO DE TRATAMIENTO DE DATOS QUE CONSTA DE UNA MEMORIA NO VOLATIL, ELECTRICAMENTE BORRABLE Y REPROGRAMABLE.

    (08/1996)
    Inventor/es: UGON, MICHEL. Clasificación: G11C16/06.

    EL INVENTO SE REFIERE A UN DISPOSITIVO DE TRATAMIENTO DE DATOS QUE CONSTA DE AL MENOS UNA UNIDAD DE TRATAMIENTO DE DATOS, Y AL MENOS UNA MEMORIA NO VOLATIL BORRABLE Y REPROGRAMABLE ELECTRICAMENTE, AL MENOS BAJO EL CONTROL PARCIAL DE LA UNIDAD DE TRATAMIENTO. EL DISPOSITIVO SE CARACTERIZA PORQUE CONSTA DE ELEMENTOS DE DETECCION DE UNA SEÑAL DE PETICION DE REINICIALIZACION DE LOS REGISTROS DEL DISPOSITIVO QUE CONTROLA LOS ELEMENTOS QUE ARRASTRAN EL BLOQUEO DE LA APLICCION DE AL MENOS UNA SEÑAL (VPP, WE, EE) NECESARIA PARA LA PROGRAMACION DE LA MEMORIA NO VOLATIL AL MENOS CUANDO DICHA SEÑAL DE PETICION DE REINICIALIZACION (RAZ) DE LOS REGISTROS DEL DISPOSITIVO POSEE UN NIVEL SUFICIENTE (RAZ1) COMO PARA ACTIVAR LA REINICIALIZACION. UNA APLICACION PARTICULARMENTE INTERESANTE DE ESTE DISPOSITIVO SE REFIERE A LOS MICROPROCESADORES MONOLITICOS Y/O AUTOPROGRAMABLES.